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应用材料昨日 (3月6日) 宣布图案 (patterning) 成形技术，可协助芯片制造商以更少的 EUV 微影步骤生产高效能的电晶体和内连布线(interconnect wiring)，进而降低先进芯片制程的成本、复杂性和环境影响性，每片晶圆可节省约 50 美元的成本。
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